2020学堂在线(学堂云3.0、Pro)可编程逻辑器件及硬件描述语言慕课答案,学堂在线可编程逻辑器件及硬件描述语言慕课答案单元章节答案、期末考试答案

2020学堂在线(学堂云3.0、Pro)可编程逻辑器件及硬件描述语言慕课答案,学堂在线可编程逻辑器件及硬件描述语言慕课答案单元章节答案、期末考试答案 - 2020学堂在线(学堂云3.0、Pro)答案 - 课查查

来吧,未来的电子工程师们!咱们在这里相聚,共同探讨数字系统设计的新技术,为你的职业生涯添砖加瓦!

目前最常用的可编程逻辑器件的类型是

  • PLA
  • GAL
  • CPLD
  • FPGA

世界两大生产FPGA芯片的公司是[填空1]、[填空2]

  • 暂无选项

基于硬件描述语言的电路设计不具有移植能力。

简述EDA技术的设计流程。

  • 暂无选项

FPGA是[填空1]的英文缩写

  • 暂无选项

常用的硬件描述语言有[填空1]、[填空2]和AHDL等。

  • 暂无选项

EDA技术是[填空1]的缩写

  • 暂无选项

目前符合IEEE标准的硬件描述语言有哪两种?

  • verilog HDL和VHDL
  • verilog HDL和AHDL
  • AHDL和VHDL
  • VHDL和C

基于ALTERA公司的EDA设计,其设计软件是______

  • IES
  • QUARTUSII
  • PROTEL
  • MATLAB

以可编程逻辑器件为对象的EDA设计,其设计语言是______

  • C语言
  • JAVA语言
  • VB语言
  • 硬件描述语言

以可编程逻辑器件为对象的EDA技术是针对_____电路的设计方法

  • 数字
  • 模拟
  • A/B答案都对
  • A/B答案都不对

基于硬件描述语言的电路设计与电路实现的工艺无关

基于可编程逻辑器件的电路设计是不能进行仿真验证的

基于可编程逻辑器件的EDA技术将硬件设计软件化

基于FPGA技术的电路设计,其顶层文件只能采用原理图方式进行设计

总结EDA技术中基于原理图输入的电路设计流程。

  • 暂无选项

quartus软件支持原理图的设计方式,它自带了libraries库,该库自带了___个子库

  • 1
  • 2
  • 3
  • 4

quartusII软件不支持____输入方式

  • VHDL
  • 原理图
  • 扫描输入
  • verilog HDL

设计文件不能生成元件符号symbol。

判断下面标识符是否合法:exs$

在verilog HDL语言中,基数格式的2'b11等于十进制_______。

  • 1
  • 2
  • 3
  • 11

wire [7:0]   databus  该语句定义了一个八位宽度的线网类型的变量

在verilog HDL语言中,标识符是由26个英文大小写字母,下划线和[填空1]组成的

  • 暂无选项

在verilog HDL语言中,信号的默认宽度是___。

  • 一位
  • 两位
  • 四位
  • 八位

若x=4’b1001 ,  y=4’b0010,那么9 –( x > y) 的值是________

  • 8
  • false
  • true
  • 9

若x=4’b1001 ,y=4’b0010, 那么x % y的值是____________

  • 4’b0010
  • 4’b0011
  • 4’b0100
  • 4’b0001

在verilog HDL语言中,信号默认的数据类型是______。

  • wire
  • reg
  • integer
  • time

在verilog HDL语言中,线网类型信号定义时的关键词是_________。

  • wire
  • reg
  • integer
  • time

在verilog HDL语言中,定义标识符时不能选用______。

  • 英文字母
  • 数字
  • 下划线
  • 汉字

在verilog HDL语言的语法中,信号共有_________种数据类型

  • 1
  • 2
  • 3
  • 4

verilog HDL程序开始及结束的关键词是___________

  • begin  end
  • module   endmodule
  • entity   end
  • begin  endmodule

在verilog HDL语言中,表示乘法的运算符是[填空1]。

  • 暂无选项

在verilog HDL语言中,位拼接运算符是[填空1]。

  • 暂无选项

在verilog HDL语言中,移位运算符将操作数向左、右移动指定的位数,空出的位置用[填空1]补充。

  • 暂无选项

在verilog HDL语言中,符号常量定义时的关键词是[填空1]。

  • 暂无选项

逻辑功能描述语句是程序设计中最重要的部分,在电路上相当于器件的[填空1].

  • 暂无选项

在verilog HDL语言中,表示输入信号的关键词是[填空1]。

  • 暂无选项

一个完整的verilog HDL程序由三个基本部分构成,分别是模块端口定义、信号类型说明和[填空1]。

  • 暂无选项

下面的说法中,正确的是_____________。

  • SignalTap和Modelsim都是逻辑测试仪
  • SignalTap是逻辑测试仪,Modelsim是仿真工具
  • SignalTap和Modelsim都是仿真工具
  • SignalTap是仿真工具,Modelsim是逻辑测试仪

在verilog HDL语言中,字符被转换成8位的ascii码。

在verilog HDL语言中,整数只能用十进制表示。

在verilog HDL语言中,英文字母的大小写是不区分的。

在verilog HDL语言中,程序中的注释可以被编译。

在verilog HDL语言中,常用的三种并行语句是:连续赋值语句、例化语句和过程语句。

连续赋值语句是由关键词always引导的。

在always引导的过程语句中,同步清零的时序逻辑电路的敏感信号是[填空1]。

  • 暂无选项

在verilog HDL语言中只有并行语句,没有顺序语句。

在一个时序逻辑电路中,clr是异步清零信号,低电平有效,clk是时钟信号,工作边沿是上升沿。若用always引导的过程语句描述电路的逻辑关系,其敏感信号是[填空1]、[填空2]

  • 暂无选项

若时间尺度语句是timescale 10ns/1ns,则#6.17代表的时间长度是________ns

  • 6ns
  • 61ns
  • 61.7ns
  • 62ns

下面语句中不属于顺序语句的是_________。

  • if…else条件语句
  • for循环语句
  • 元件例化语句
  • case语句

连续赋值语句中,赋值号是“<=”。

例化语句可实现程序的层次化设计。

时间尺度语句timescale用来定义仿真块的仿真时间单位和[填空1]。

  • 暂无选项

verilog HDL中常用的循环语句有4种,分别是[填空1]语句、repeat语句、while语句和forever语句。

  • 暂无选项

在always引导的过程语句中,当敏感信号由多个信号构成时,信号之间用[填空1]连接。

  • 暂无选项

在verilog HDL语言中,主要的并行语句有[填空1]、连续赋值语句、例化语句等。

  • 暂无选项

非阻塞型赋值语句的赋值号是___________。

  • <=
  • =
  • ==
  • !=

无论数码管是共阴还是共阳极接线,七段译码器的真值表都是相同的。

在verilog HDL语言中,用if语句和case语句编写的程序表达的逻辑关系是完全相同的。

在同一个always块中,必须混合使用阻塞型和非阻塞型赋值语句

可编程逻辑器件按照集成度分,可分为高密度(HPLD)器件和[填空1]器件。

  • 暂无选项

已知时钟信号的频率是50MHz, 若利用该信号进行分频,产生10KHz的脉冲信号,则分频系数是[填空1]。

  • 暂无选项

下面是一个具有同步清零功能的模30计数器的设计程序,请补全程序:module fdiv0(clk, dout,rst);input           clk,rst;[填空1]reg   [4:0] dout;always@[填空2]begin        if(!rst )                          [填空3]         else if(dout>=29)dout <=0        else    [填空4]           end[填空5]

  • 暂无选项

下面是八位双向移位寄存器的设计程序,请在空格中补全程序:module rlshift(q,d,lod,clk,clr,s,dir,dil);input [7:0]    d;input        lod,clk,clr,s,dir,dil;output [7:0]   q;[填空1];always @(posedge clk  or negedge  clr)begin    if (~clr)         [填空2];   ;  else if (lod)        q = d;  else if (s)      begin[填空3]; q[7] = dir;     end   else    begin   q = q << 1;[填空4];   end [填空5] endmodule

  • 暂无选项

宏功能模块LPM是基于器件结构做了优化设计的参数可设置的程序。

仿真软件Modelsim是第三方的软件。

宏功能模块LPM是[填空1]的缩写。

  • 暂无选项

设有一个电路模块,其顶层文件如下module mydds(clk, fcw, t rstn,          sin );        input                    clk;         input [19:0]        fcw;        input                   t rstn;       output [8:0]         sin;        wire [9:0]            addr;mycounter          u1 (.clk(clk),.rstn(rstn),.din(fcw),.dout(addr));sinx                    u2 (.clka(clk),.adda(addr),.douta(sin));endmoduletest若对该模块进行仿真,则根据该顶层文件,在填空处补全testbench测试文件程序:`timescale 1ns/1ns             module  test_mydds;             reg                     clk;   [填空1];             reg           rstn;[填空2];         mydds uut (.clk(clk), .fcw(fcw), .rstn(rstn),.sin(sin));  [填空3]                             begin               [填空4];                            fcw = 0;                            rstn = 0;                            #1000  rstn=1;                            #1000000  fcw=30000;                            #1000000  fcw=60000;                            #1000000  fcw=90000;   endalways [填空5]; endmodule

  • 暂无选项

在状态机的设计中,moore型和mealy型的设计方法没有本质区别。

在状态机的设计中,状态的二进制编码和独热码的区别是前者编码简单,但速度慢,后这电路占用的面积大,但速度快。

用有限状态机的方法编写8路彩灯控制电路的程序,要求:演示花型三种(1)从左到右顺次亮,全亮后逆次序渐灭。(2)从中间到两边对称地渐亮,全亮后仍由中间向两边逐次渐灭。(3)8路灯分两半,从左至右顺次渐亮,全亮后则全灭。

  • 暂无选项

相关答案